La taille des données et les exigences en matière de fonctionnalité pour l'informatique ne cessent d'augmenter, ce qui est particulièrement vrai pour les paradigmes d'informatique distribuée émergents pour l'Internet des objets, tels que l'Edge Computing et le Fog Computing. Les canaux de silicium GAA (Gate-All-Around) offrent une meilleure contrôlabilité des grilles pour une mise à l'échelle avec une dissipation de puissance plus faible et une densité d'intégration plus élevée. En outre, ils peuvent être mis en œuvre dans des configurations latérales et verticales sur le substrat. Les transistors à effet de champ à nanofils à grille verticale (Nanoscale, 2013, 5, p. 2437), actuellement en cours de développement, permettent une configuration de disposition véritablement 3D pour continuer à réduire la longueur de grille et bénéficier d'améliorations de l'efficacité énergétique. L'intégration verticale est une approche particulièrement intéressante en raison de sa nature 3D intrinsèque, qui est plus favorable à la mise à l'échelle du pas de la grille de contact, c'est-à-dire à la mise à l'échelle de la longueur de la grille et de la surface de contact. Les procédés canoniques utilisés dans la fabrication des VGAA ne sont pas bien adaptés à la dimension ou au contact symétrique. De plus, certaines méthodes où le contact inférieur prend la majeure partie de la plaquette sont peu performantes. La plupart des progrès réalisés avec le contact inférieur prennent l'essentiel de la tranche de silicium, avec des performances qui peuvent encore être améliorées. Pour démontrer ce grand potentiel, mis en évidence dans de nombreux travaux de modélisation ou de conception, il manque encore une démonstration expérimentale du dispositif haute performance avec un traitement à grande échelle capable de fabriquer le dispositif mais aussi de patterner chaque niveau (et interconnexion) en 3D. Dans ce travail, nous présentons donc un procédé microélectronique à grande échelle optimisé pour la fabrication de MOSFETs à canal vertical en silicium GAA, basé sur une nouvelle fabrication sans lift-off de contacts symétriques supérieurs, inférieurs et de grille des canaux. Nous démontrons la fabrication optimisée de MOSFETs à canal vertical de type p avec une longueur de grille inférieure à 20 nm et discutons de leurs performances électriques en les positionnant par rapport aux projections faites pour le nœud technologique " eq.1 nm " attendu en 2031. En utilisant la topologie de notre architecture, le VTFET GAA à base de nano-feuillets a été démontré avec succès pour la première fois. Pour mieux comprendre les mécanismes régissant le fonctionnement de ce dispositif, une étude complète des caractéristiques statiques a été menée en fonction de la température (de 100K à 400K), et l'impact du diamètre du canal a été particulièrement scruté. De plus, différents niveaux de dopage du canal ont été étudiés afin de clarifier leur impact sur le fonctionnement du dispositif. La hauteur de la barrière Schottky des contacts en siliciure a été réduite en utilisant le concept de ségrégation des dopants. Nous avons réussi à optimiser le processus de fabrication d'un FET de type p à canal vertical en silicium compatible CMOS. Notre procédé de fabrication est compatible avec le développement de circuits logiques compacts où l'accès au contact peut être réalisé au niveau supérieur ou inférieur du dispositif. Ceci est justifié par la démonstration réussie des portes logiques standard (NOT, NOR, et NAND) basées sur un VTFET à niveau de grille unique. Dans l'ensemble, ce travail de thèse, orienté vers la technologie et la caractérisation, couvre un large spectre de recherche du niveau du matériau au niveau du dispositif à la pointe de la recherche mondiale et permet le développement d'une large connaissance (science des matériaux à l'échelle nanométrique, nanofabrication, caractérisation physique et électrique). |
Data size and functionality requirements for computing continue to increase, and this is particularly true for emerging distributed computing paradigms for the Internet of Things, such as Edge Computing and Fog Computing. GAA(Gate-All-Around) silicon channel has better gate controllability for scaling down with lower power dissipation and higher integration density. Furthermore, they can be implemented in lateral and vertical configurations on the substrate. Vertical gate-all-around nanowire field effect transistors (Nanoscale, 2013, 5, p. 2437) currently under development allow a truly 3D layout configuration to continue to scale gate length and benefit from scaling improvements to energy efficiency. The canonical processes used in the fabrication of VGAA do not scale well with dimension or symmetrical contact. Moreover, certain methods where bottom contact takes the bulk of the wafer are inclement to performance. Most advances with bottom contact take on the bulk of the wafer, together with performance still room for improvement. To demonstrate this great potential, highlighted in numerous modeling or design works, it is still missing an experimental demonstration of the high-performance device with large-scale processing able to fabricate the device but also to pattern each level (and interconnect) on 3D. In this work, we thus present an optimized large-scale microelectronics process for manufacturing GAA vertical silicon channel MOSFETs fabricated based on a novel lift-off-free fabrication of symmetrical top, bottom, and gate contacts of the channels. We demonstrate the optimized fabrication of p-type Vertical channel-FETs with sub-20 nm gate length and discuss their electrical performance with positioning in relation to the projections made for the technology node "eq.1 nm" expected in 2031. Using our architecture topology, Nanosheet-based GAA VTFET was successfully demonstrated for the first time. To gain a better understanding of the mechanisms governing the functioning of this device, a complete study of the static characteristics has been conducted in dependence on the temperature (from 100K to 400K), and the impact of the channel diameter has been especially scrutinized. Additionally, different channel doping levels have been investigated to clarify their impact on the device's functioning. The Schottky barrier height of the silicide contacts has been reduced by using the concept of dopant segregation. We have successful process optimization has been done for CMOS-compatible vertical silicon channel-based Gate-All-around p-type FET. Our fabrication process is compatible with compact logic circuit development where access to the contact can be achieved on the top or bottom level of the device. This is justified by the successful demonstration of the standard logic gates (NOT, NOR, and NAND) based on single gate level VTFET. Overall this thesis work, technology and characterization-oriented, covers a broad research spectrum from the material to the device level at the forefront of research worldwide and allows the development of a wide knowledge (materials science at the nanoscale, nanofabrication, physical and electrical characterization). |